闪存未来的两条路径

随着数据存储需求的激增，半导体制造商竞相提高存储芯片的密度，同时降低每位成本。英特尔和 SK 海力士在 2 月下旬于旧金山举行的第 70 届 IEEE 国际固态电路会议(ISSCC)上展示了两项重要进展，暗示更便宜的固态内存驱动器具有更高的容量。

    英特尔推出了款三维 NAND 闪存芯片，每个 NAND 闪存单元可存储五位数据。这比目前市售的每单元 4 位驱动器多了一位。192 层芯片拥有的数据密度，每平方毫米 23 吉比特，总共可存储高达 1.67 太比特的数据。

    与此同时，韩国的 SK Hynix 已经跨过 300 层的门槛，推出了 1-Tb NAND 闪存芯片。该芯片每个单元存储 3 位（称为三层单元或 TLC），并且具有报告的写入速度，每秒 194 兆字节。三星之前在 2021 年 ISSCC 上展示的每单元 3 位 NAND 闪存具有 184 MB/s 的写入吞吐量。

    “我相信我们展示了 TLC 产品的密度和写入吞吐量，” SK 海力士 NAND 设计部门副总裁Seungpil Lee说。

    NAND 闪存制造商在过去十年中实现了从 2D 到 3D 的飞跃，以摆脱特征尺寸缩减的限制。从那时起，他们通过增加芯片中闪存单元的层数或增加每个单元中存储的位数来定期提高存储密度。海力士和英特尔采用了这两条截然不同的路径——海力士通过堆叠更多层，英特尔通过致密位。

    TLC 是当今使用广泛的闪存，尽管市场上有每单元 4 位的芯片。Lee 表示，Hynix 正在研究增加层数和每个单元的位数。他说，更多的层在 TLC 中提供更高的性能和位密度。另一方面，增加每个单元的位数可以提供更大、更便宜的内存，但它会通过降低读写速度来影响性能。

    在 2021 年IEEE 国际电子设备会议上，三星董事长 Kinam Kim 预测到2030 年将有可能实现 1,000 层闪存。从制造的角度来看，这是一个巨大的挑战。闪存cell是通过在导体和绝缘体的交替层上蚀刻深而窄的孔，然后用电介质和其他材料填充孔而制成的。通过越来越多的层可靠且快速地蚀刻和填充足够深的孔是该技术的关键限制。

    除了制造问题，当堆叠层数超过 300 层时，提高 NAND 内存性能变得越来越具有挑战性，Lee 说。这是因为堆叠中的每一层都必须做得更薄，这会增加电阻。这会引入错误并降低读写速度。Hynix 使用五种不同的技术来克服这些挑战并实现 300 层的高写入吞吐量。

    英特尔表示，由于选择坚持使用浮栅 NAND 单元技术，因此能够开发出新的高密度每单元 5 位芯片。该设计将位存储在导电层中。大多数其他制造商都选择了另一种主要的闪存单元技术，电荷陷阱闪存，其中电荷存储在介电层中，因为它降低了制造成本。

    每个单元达到 5 位会带来耐久性和速度降低的担忧。英特尔实施了特殊的快速读取算法来克服这个问题。此外，该公司表示，新芯片还可以在每单元 3 位或每单元 4 位模式下运行。

    去年，美光科技率先突破 200 层大关，现在正在接受其 232 层 NAND 闪存技术的订单，该技术的位存储密度为每平方毫米 14.6 吉比特，是竞争对手的两倍市场。SK 海力士也不甘落后，表示今年将开始批量生产其 238 层TLC NAND 芯片。