H5DU5182ETR-E3C

范畴

内存=>内存芯片=>6363980

标题

64m×8 DDR DRAM，0.7 ns，PBGA 60

描述

公司

SK Hynix

记忆范畴

DRAM芯片

密度

536871 kbit

字数

64000 k

字位

8位

包装类型

符合RoHS标准的FBGA-60

销钉

60

逻辑族

CMOS

供电电压

2.5V

存取时间

0.7000 ns

操作温度

-40至85 C(-40至185 F)

本文件为一般产品说明，如有更改，恕不另行通知。Hynix半导体公司不承担使用所述电路的任何责任。不暗示专利许可。2011年8月1日

修订编号历史初步发布tDQSQ值更新DDR 333 MRS更新(添加CL4设置)草稿日期2009年9月2009年11月2011年8月

描述

H5DU5182EFR和H5DU5162EFR是一种536，870，912位CMOS双数据速率(DDR)同步DRAM，非常适合于需要大内存密度和高带宽的主存储器应用程序。这种Hynix 512 MB DDR SDRAM提供完全同步操作，同时引用时钟的升降边。当所有地址和控制输入被锁在CK(/CK的下降边)的上升边缘上时，数据、数据选通和写数据掩码都被采样到它的上升和下降边缘。数据路径是内部流水线和2位预取，以实现非常高的带宽.所有输入和输出电压电平与SSTL_2兼容。

特征

VDD，VDDQ2.5v0.2V所有输入和输出都兼容SSTL_2接口全差分时钟输入(CK，/CK)操作双数据速率接口源同步--与双向数据选通(DQS)x16设备对齐的数据事务具有两个全字节数据选通(UDQS，LDQS)，当在DQS中心写入(中心DQ)数据时，DQS边缘的数据输出(UDQS，LDQS)，当写入(中心DQ)芯片DLL对齐DQ和DQS转换时，将数据写入除数据外的所有地址和控制输入的上升和下降边缘，锁定在时钟可编程CAS延迟3(DDR 400)和支持可编程突发长度4(DDR 500)的上升边的数据选通和数据掩码(DDR 500)支持的可编程突发长度为2/4/8，具有顺序和交错模式，内部有四个银行业务，具有单个脉冲/RAS商业温度(0~70 oC)、工业温度(-40~85 oc)、自动刷新和自刷新支持的tras锁定功能，支持8192个刷新周期/64ms 60 Ball FBGA封装类型。该产品符合RoHS的指令。